Realization of Multiple Valued Logic and Memory by Hybrid SETMOS Architecture
2005
Détails
Titre
Realization of Multiple Valued Logic and Memory by Hybrid SETMOS Architecture
Auteur(s)
Mahapatra, S. ; Ionescu, A. M.
Publié dans
IEEE Transactions on Nanotechnology
Volume
4
Numéro
6
Pages
705-714
Date
2005
Autres identifiant(s)
DAR: 7622
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Laboratoires
NANOLAB
Le document apparaît dans
Production scientifique et compétences > STI - Faculté des sciences et techniques de l'ingénieur > IEM - Institute of Electrical and Micro Engineering > NANOLAB - Laboratoire des dispositifs nanoélectroniques
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Travail produit à l'EPFL
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Date de création de la notice
2007-05-16