Pattern-based fpga logic block and clustering algorithm
2016
Résumé
A routing architecture for fast interconnections between Look-Up Tables (LUTs) in a group of Basic Logic Elements (BLEs), whereby a size of the group ranges from 1 to k+1, where k is the number of inputs of a LUT, and LUTs in the group are indexed from 1 to k+1, and whereby (a) an output of a LUTi, 1≦̸i≦̸k, connects to one of the inputs of routing multiplexers of LUTj, i
Détails
Titre
Pattern-based fpga logic block and clustering algorithm
Date
2016
Mots-clés (libres)
Autres identifiant(s)
EPO Family ID: 55402789
Numéro(s) de brevet
US9971862 (B2)
US2016063168 (A1)
US2016063168 (A1)
Le document apparaît dans
Production scientifique et compétences > STI - Faculté des sciences et techniques de l'ingénieur > IEM - Institute of Electrical and Micro Engineering > LSI2 - Laboratoire des systèmes intégrés (STI/IC)
Production scientifique et compétences > I&C - Faculté Informatique & Communications > IINFCOM > LSI1 - Laboratoire des systèmes intégrés 1 (STI/IC)
Production scientifique et compétences > Unités non-académiques > TTO - Office de transfert de technologies
Travail produit à l'EPFL
Brevets
Production scientifique et compétences > I&C - Faculté Informatique & Communications > IINFCOM > LSI1 - Laboratoire des systèmes intégrés 1 (STI/IC)
Production scientifique et compétences > Unités non-académiques > TTO - Office de transfert de technologies
Travail produit à l'EPFL
Brevets
Date de création de la notice
2017-05-11