Scalable Instruction Set Simulator for Thousand-core Architectures Running on GPGPUs
2010
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Détails
Titre
Scalable Instruction Set Simulator for Thousand-core Architectures Running on GPGPUs
Auteur(s)
Raghav, Shivani ; Ruggiero, Martino ; Atienza, David ; Pinto, Christian ; Marongiu, Andrea ; Benini, Luca
Publié dans
Proceedings of the 2010 International Conference on High Performance Computing and Simulation (HPCS 2010)
Pages
459-466
Présenté à
Workshop on Exploitation of Hardware Accelerators (WEHA 2010), Caen, France, June 28- July 2, 2010
Date
2010
Editeur
New Jersey, USA, IEEE Press
ISBN
978-1-4244-6828-7
Laboratoires
ESL
Le document apparaît dans
Production scientifique et compétences > STI - Faculté des sciences et techniques de l'ingénieur > IEM - Institute of Electrical and Micro Engineering > ESL - Laboratoire des systèmes embarqués
Publications validées par des pairs
Papiers de conférence
Travail produit à l'EPFL
Publié
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Papiers de conférence
Travail produit à l'EPFL
Publié
Date de création de la notice
2010-07-12